Diskussion:Intel Celeron D

Wo ist denn die Quelle, die bestätigt, dass manche Celeron D SpeedStep haben? Intel schreibt davon nämlich nichts.

217.24.219.101 18:18, 27. Jan. 2007 (CET)

gleicher Kern, unterschiedlich großer L1-Cache?

Für den Pentium 4 (Prescott) wird im entsprechenden Artikel angegeben:

L1-Cache: 16 KiB (Daten) plus 12.000 µOps (dekodierte Instruktionen)

Für den Celeron D (Prescott-256) wird im Artikel angegeben:

L1-Cache: 16 KiB (Daten) plus 16.000 µOps (dekodierte Instruktionen)

Wie kommt es zu 16.000 µOps (Celeron D) statt 12.000 µOps (Pentium 4), obwohl beide den gleichen Prozessorkern (Prescott) nutzen?
--Arnulf zu Linden (Diskussion) 00:42, 15. Okt. 2012 (CEST)

Der Intel Mobile Pentium 4 mit Prescott-Kern hat ebenfalls 16.000 µOPs. Zumindest laut Wikipedia.

Auf Intels-Prozessoren-Archiv stehen zum Prescott (und zu allen anderen CPUs) keine µOPs-Angaben. Woher stammen diese Angaben, und wie ergeben sich 12.000 oder 16.000 µOPs, wenn es doch angeblich um µOPs pro Takt[1] geht?

Übrigens, laut hardwarelabs.de hat der Prescott gegenüber seinem Vorgänger Northwood keine Veränderung […] im Trace Execution Cache, hier sind weiterhin 12k µOps speicherbar.

Was stimmt nun?

Und wie sind Mikrobefehle (µOPs) in diesem Zusammenhang zu bewerten? Geht es wirklich um die Anzahl der verfügbaren Mikrobefehle? 16.000? Das kann nicht sein, das wäre ja keine Vereinfachung gegenüber CISC. Es muss also um Mikrobefehle pro Takt (oder pro Zeiteinheit) gehen. Vielleicht kann das jemand aufklären?

‣Andreas•⚖ 15:47, 15. Okt. 2012 (CEST)

Nachtrag: Ach ich Rindvieh! (Ohne Rinder beleidigen zu wollen.)

Natürlich kann man eine bestimmte Anzahl von Mikrobefehlen im Daten-Cache speichern. Der Trace Execution Cache ist zumindest in der englischen Wikipedia gut beschrieben und scheint eine Neuerung des Pentium-4-Prozessors zu sein. Mir ist jedoch noch nicht ganz klar, wie das zum L1-Cache passt. Ist der Trace Execution Cache ein Teil des L1-Cache?

‣Andreas•⚖ 15:56, 15. Okt. 2012 (CEST)

Zur Funktionsweise dieses Trace Cache siehe Heise, Hyper-Pipeline. Ist Vergleichbar mit dem L1-Instruktionscache (den er beim P4 ersetzt hat). --Denniss (Diskussion) 16:01, 15. Okt. 2012 (CEST)

Danke! Macht nun alles mehr Sinn. Der Trace-Cache ist der L1-Cache. (Allerdings war der L1-Cache manchmal in „Daten“ und „Instruktionen“ unterteilt. Wie es sich beim Trace-Cache damit verhält, bleibt für mich unklar.)

tom’s hardware beschreibt den Trace Cache auch recht ordentlich…

Die Frage ist nun, wo man verlässliche Informationen über die Größe des L1-Cache in Form von µOPs herbekommen soll, wenn die tatsächlichen Größen (in Bit) von µOPs selbst niemals offiziell von Intel (und dessen Partnern) herausgegeben wurden. Wenn es Mutmaßungen sind (wie im heise-Artikel und im tom’s hardware-Artikel), dann kann man diese Angabe nur mit dem Vermerk „ungefähr“ oder „vermutlich“ machen.

Und für mich sieht es derzeit sehr danach aus, dass es Mutmaßungen (Schätzungen) sind.

‣Andreas•⚖ 16:44, 15. Okt. 2012 (CEST)