Unterschwelleneffekt

Der Unterschwelleneffekt (englisch subthreshold effect) beschreibt die Beobachtung an einem MOS-Feldeffekttransistor (MOSFET), dass auch ohne Inversionskanal unterhalb der Schwellspannung U_th ein kleiner Drainstrom fließen kann.^[1] Dieser Strom wird auch Unterschwellenleckstrom (englisch subthreshold leakage current) genannt, was anzeigt, dass es sich hierbei um einen ungewollten Stromfluss in Kanalrichtung handelt, der zu einem Anstieg des Energieverbrauchs der integrierten Schaltungen führt (siehe auch allgemein Leckstrom).

Der MOSFET in digitalen Schaltungen

Schematischer Aufbau eines lateralen n-Kanal-MOSFET in Planartechnik

Ein normaler MOS-Transistor (siehe Abbildung) besteht im Wesentlichen aus zwei Elektroden zur Kontaktierung des Halbleiters (drain und source) und einer zusätzlichen, elektrisch isolierten Steuerelektrode (gate). Liegen keine Spannungen an, befindet sich der Transistor im thermodynamischen Gleichgewicht und die Ladungsträger bewegen sich im Wesentlichen nur durch Diffusion; unter Diffusion versteht man einen physikalischen Ausgleichsprozess bei dem insgesamt ein Teilchenfluss von einer hohen zu einer schwachen Konzentration, einzelne Teilchen können sich aber auch entgegen bewegen. Eine weitere Ursache für den Teilchentransport bildet die thermionische Emission.^[2] Ausgehend von einem selbstsperrenden n-Kanal-MOSFET fließt so im Idealfall kein Strom zwischen Drain und Source solange die Gate-Source-Spannung $U_{\mathrm {gs} }$ geringer ist als die Schwellspannung $U_{\mathrm {th} }$ . Bei Erhöhung der Gate-Source-Spannung (es gilt $U_{\mathrm {gs} }<U_{\mathrm {th} }$ ) sammeln sich immer mehr Elektronen an der Grenzfläche von Gate-Isolator und Halbleiter (zwischen Drain und Source), bis es zur Inversion und somit zur Ausbildung eines leitfähigen Kanals kommt.

In digitalen Schaltungen gibt es nur die beiden logischen Signale '0' und '1', welche über die Spannungslevel GND (=0 V) und VDD (Betriebsspannung) repräsentiert werden. Somit existieren in idealen digitalen Schaltungen nur zwei Zustände für die MOS-Transistoren:

Der MOS-Transistor ist gesperrt, d. h., es existiert kein Kanal zwischen Drain und Source und somit ist auch kein Stromfluss zwischen Drain und Source möglich
Der MOS-Transistor ist leitend, d. h., es existiert ein Kanal zwischen Drain und Source und somit ist auch ein Stromfluss zwischen Drain und Source möglich.

Bereich der schwacher Inversion in analogen MOS-Schaltungen

In analogen Schaltungen kann die Gate-Source-Spannung $U_{\mathrm {gs} }$ auch Werte zwischen GND und VDD einnehmen. Der Spannungsbereich, in dem sich die Gate-Source-Spannung zwischen Flachbandspannung^[3] und Schwellspannung befindet, wird als Unterschwellenbereich (auch Subthreshold-Region, engl. subthreshold region) bezeichnet. In diesem Bereich befindet sich das Gebiet zwischen Drain und Source in sogenannter schwacher Inversion (engl. weak inversion) und es liegt eine geringe Anzahl an freien Ladungsträgern vor. Im Unterschwellenbereich bewegen sich die Ladungsträger hauptsächlich durch Diffusion anstatt durch eine Source-Drain-Spannung hervorgerufene Driftbewegung. In analogen Schaltungen wird dieser Source-Drain-Strom auch als Unterschwellenstrom (engl. subthreshold current, auch weak inversion current) bezeichnet. Dies zeigt, dass er im Gegensatz zu digitalen Schaltungen meistens erwünscht ist. Ferner kann in diesem Bereich der Source-Drain-Strom näherungsweise wie der Kollektorstrom eines Bipolartransistors mit homogen dotierter Basis berechnet werden. Der vorhandene Schichtaufbau (Source, Substrat, Drain) wirkt quasi wie ein npn-Bipolartransistor. Man erhält einen exponentiellen Zusammenhang zwischen Drain-Strom $I_{D}$ und Gate-Source-Spannung (unterhalb der Schwellspannung):

I_{D}\sim \mathrm {e} ^{\frac {q(V_{gs}-V_{th})}{k_{B}T}}

Der Unterschwellenbereich von MOSFETs ist aus diesem Grund teilweise wichtig für analoge Schaltungen, die mit niedriger Spannung bzw. geringer Leistung funktionieren.

In den letzten Jahren wird diese Technik zunehmend auch für Digitalschaltungen eingesetzt. Ziele sind hier entweder sehr geringe Leistungsaufnahme (z. B. Funkknoten für Sensornetzwerke) oder hohe Performance durch die zum Teil sehr kleinen erreichbaren Verzögerungszeiten. Herausforderungen beim Entwurf sind hier vor allem die starken Einflüsse von Fertigungsschwankungen und die stark nichtlinearen Abhängigkeiten von Zell-Verzögerungszeit und -Leistungsaufnahme von Eingangs-Signalanstieg und Lastkapazität.

Bedeutung bei fortschreitender Miniaturisierung

Eine charakteristische Größe eines MOS-Feldeffekttransistor ist die Länge des Gates. Es gilt, dass in digitalen Schaltungen, die in MOS-Technologien mit Gate-Längen größer als 0,25 µm realisiert wurden, so gut wie kein Unterschwellenleckstrom auftritt.^[4] Ist die Gate-Länge geringer, steigt der Unterschwellenleckstrom jedoch exponentiell an. Dieser ungewollte Stromfluss führt zu einem Anstieg des Energieverbrauchs der integrierten Schaltungen. Studien sagen voraus, dass in aktuellen und zukünftigen Prozessoren die Leckströme bis zur Hälfte des Gesamtenergieverbrauchs verursachen.^[5]^[6]

Mit abnehmender Strukturgröße der MOS-Transistoren wird auch die Betriebsspannung reduziert. Dies basiert auf dem großen Einfluss der Betriebsspannung auf den Energieverbrauch der integrierten Schaltungen^[7]. Dies verringert jedoch die Schaltgeschwindigkeit der MOS-Transistoren und damit die Performance der integrierten Schaltungen.^[4] Um diesem Trend entgegenzuwirken, wird gleichzeitig auch die Schwellspannung $U_{\mathrm {th} }$ reduziert. Das führt jedoch dazu, dass die MOS-Transistoren mit Hilfe der digitalen Signale GND (NMOS-Transistor) bzw. VDD (PMOS-Transistor) nicht mehr vollständig gesperrt werden können. Das Gebiet zwischen Drain und Source befindet sich in diesem Fall in schwacher Inversion und durch das Anlegen eines elektrischen Feldes (d. h., die Drain-Source-Spannung $U_{\mathrm {ds} }$ ist größer als 0 V) kommt es zwischen Drain und Source zu einem Diffusionsstrom. Zusätzlich steigt auch der Einfluss der thermionischen Emission. Der aus diesen Effekten resultierenden Stromfluss wird bei digitalen Schaltungen als Unterschwellenleckstrom (engl. subthreshold leakage current) $I_{\mathrm {sub} }$ bezeichnet.

Einen wesentlichen Einfluss auf den Unterschwellenleckstrom hat die Schwellspannung $U_{\mathrm {th} }$ . Je geringer diese ist, umso größer ist die Anzahl freier Ladungsträger innerhalb der schwachen Inversionsschicht. Dies führt zu einem exponentiell Anstieg des Diffusionsstrom, vergleichbar mit dem Stromfluss einer in Durchlassrichtung vorgespannten Diode. Daher ist die Berechnung des Drainstroms mit den üblichen Gleichungen im Abschnürbereich nicht mehr korrekt.

$I_{sub}$ kann bestimmt werden mit:

I_{\rm {sub}}=k\,{\frac {W_{\rm {eff}}}{L_{\rm {eff}}}}\,\left(1-\mathrm {e} ^{-{\frac {V_{\mathrm {ds} }}{\phi _{\mathrm {T} }}}}\right)\,\mathrm {e} ^{\frac {V_{\rm {gs}}-V_{\rm {th}}}{\phi _{\mathrm {T} }\,s_{\rm {th}}}}

mit

k=\mu _{\mathrm {0} }\,\phi _{\mathrm {T} }^{2}\,{\sqrt {\frac {N_{\rm {D}}q\,\epsilon _{\rm {Si}}}{2\phi _{\rm {sub}}}}}

und der Temperaturspannung

\phi _{\mathrm {T} }={\frac {k_{\mathrm {B} }\,T}{q}}

Bedeutung der Formelzeichen:

$\mu _{\rm {0}}$ … Ladungsträgermobilität
$W_{\rm {eff}}$ … effektive Gate-Breite
$L_{\rm {eff}}$ … effektive Gate-Länge
$N_{\rm {D}}$ … Dotierung im Kanalgebiet
$q$ … Elementarladung bzw. Ladung der Ladungsträger (1,602·10⁻¹⁹ C)
$\epsilon _{\rm {Si}}$ … Dielektrizitätszahl des Siliziums
$\phi _{\rm {sub}}$ … Oberflächenpotential des Substrats
$k_{\rm {B}}$ … Boltzmannkonstante (1,381·10⁻²³ J/K)
$T$ … Temperatur
$s_{\rm {th}}$ … Unterschwellenhub (engl. subthreshold swing)

Die effektive Gate-Länge $L_{\mathrm {eff} }$ sowie die effektive Gate-Breite $W_{\mathrm {eff} }$ sind geringer als die physikalischen Abmessungen des Transistors. Die Verringerung beruht auf den so genannten Kurzkanaleffekten, welche in MOS-Technologien mit Gate-Längen $L$ unterhalb 0,25 µm auftreten.

Die Drainstrom-Gatespannung-Kennlinie bei festen Drain-, Source- und Bulk-Spannungen entspricht näherungsweise einem logarithmisch linearen Verhalten. Die Steilheit, das heißt der Anstieg der Geraden bei logarithmischer Drainstromskalierung, ist die Unterschwellensteilheit (engl. subthreshold slope).

Die Unterschwellensteilheit ist daher das Reziproke des Unterschwellenhubs (engl. subthreshold swing, S_s-th), der sich berechnet als:^[8]

S_{s-th}=\ln(10){kT \over q}\left(1+{C_{d} \over C_{ox}}\right)

mit der Kapazität der Verarmungszone $C_{d}$ , der Gate-Oxid-Kapazität $C_{ox}$ und der Temperaturspannung ${\frac {kT}{q}}$ .

Der kleine Unterschwellenhub eines konventionellen Transistors kann unter den Bedingungen $\textstyle {C_{d}}\rightarrow 0$ und/oder $\textstyle {C_{ox}}\rightarrow \infty$ gefunden werden. Es ergibt sich $S_{s-th,\min }=\ln(10){kT \over q}$ (auch bezeichnet als thermionische Grenze) und entspricht bei Raumtemperatur ungefähr 60 Millivolt pro Dekade (eine Gate-Spannungsänderung um den Faktor 10). Ein typischer Wert für die Unterschwellsteilheit eines verkleinerten MOSFETs bei Raumtemperatur ist ca. 70 Millivolt pro Dekade, also etwas geringer aufgrund von Kurzkanaleffekten.^[9]

Ein Bauelement mit einer großen Unterschwellensteilheit weist einen schnelleren Übergang zwischen dem Aus-Zustand (niedriger Strom) und Ein-Zustand (hoher Strom) auf.

Weblinks

Optimization of Ultra-Low-Power CMOS Transistors; Michael Stockinger, 2000.

Literatur

S.M. Sze: Semiconductor devices. 2. Auflage. Wiley & Sons, 2002, ISBN 0-471-33372-7.
T. A. Fjeldly, M. Shur: Threshold voltage modeling and the subthreshold regime of operationof short-channel MOSFETs. In: IEEE Transactions on Electron Devices. Nr. 40, 1993, S. 137–145.

Einzelnachweise

↑ Ulrich Tietze, Christoph Schenk, Eberhard Gamm: Halbleiter-Schaltungstechnik. 11., völlig neu bearb. und erw. Auflage. Springer, Berlin / Heidelberg 1999, ISBN 3-540-64192-0, S. 223.
↑ B. Van Zeghbroeck: 3.4.2 Thermionic emission. In: Principles of Semiconductor Devices. 2004, abgerufen am 4. Juli 2020 (englisch).
↑ B. Van Zeghbroeck: 3.2.2 Flatband diagram and built-in potential. In: Principles of Semiconductor Devices. 2004, abgerufen am 4. Juli 2020 (englisch).
↑ ^a ^b N. Weste, D. Harris: CMOS VLSI Design – A Circuits and Systems Perspective. 3. Auflage. Addison-Wesley, 2005, ISBN 0-321-14901-7.
↑ Y. S. Borkar: VLSI Design Challenges for Gigascale Integration. In: 18th Conference on VLSI Design, Kolkata, India, 2005
↑ ITRS – International technology roadmap for semiconductors 2006 Update. Technischer Report, 2006.
↑ Dimitrios Soudris, Christian Piguet, Costas Goutis (Hrsg.): Designing CMOS Circuits for Low Power. Springer, Berlin 2002, ISBN 1-4020-7234-1.
↑ Simon M. Sze, Kwok K. Ng: Physics of Semiconductor Devices. 3. Auflage. John Wiley & Sons, Hoboken NJ 2006, ISBN 0-471-14323-5, S. 315. .
↑ C. Auth u. a.: A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors. In: 2012 Symposium on VLSI Technology (VLSIT). 2012, ISBN 978-1-4673-0847-2, S. 131–132, doi:10.1109/VLSIT.2012.6242496.

[1] Ulrich Tietze, Christoph Schenk, Eberhard Gamm: Halbleiter-Schaltungstechnik. 11., völlig neu bearb. und erw. Auflage. Springer, Berlin / Heidelberg 1999, ISBN 3-540-64192-0, S. 223.

[2] B. Van Zeghbroeck: 3.4.2 Thermionic emission. In: Principles of Semiconductor Devices. 2004, abgerufen am 4. Juli 2020 (englisch).

[3] B. Van Zeghbroeck: 3.2.2 Flatband diagram and built-in potential. In: Principles of Semiconductor Devices. 2004, abgerufen am 4. Juli 2020 (englisch).

[Weste-4] N. Weste, D. Harris: CMOS VLSI Design – A Circuits and Systems Perspective. 3. Auflage. Addison-Wesley, 2005, ISBN 0-321-14901-7.

[5] Y. S. Borkar: VLSI Design Challenges for Gigascale Integration. In: 18th Conference on VLSI Design, Kolkata, India, 2005

[6] ITRS – International technology roadmap for semiconductors 2006 Update. Technischer Report, 2006.

[7] Dimitrios Soudris, Christian Piguet, Costas Goutis (Hrsg.): Designing CMOS Circuits for Low Power. Springer, Berlin 2002, ISBN 1-4020-7234-1.

[8] Simon M. Sze, Kwok K. Ng: Physics of Semiconductor Devices. 3. Auflage. John Wiley & Sons, Hoboken NJ 2006, ISBN 0-471-14323-5, S. 315. .

[Intel22-9] C. Auth u. a.: A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors. In: 2012 Symposium on VLSI Technology (VLSIT). 2012, ISBN 978-1-4673-0847-2, S. 131–132, doi:10.1109/VLSIT.2012.6242496.

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